AI算力的下一道墙，不在制程在系统？

        

        10月30日，芯和半导体用户生态大会在上海办到第三届，此次主题为“芯跃系统，智驭万变”。会上反复出现的词是STCO——芯片到系统的协同优化。会议讨论围绕一个更硬的结构性转折点上：AI算力的瓶颈，正在以肉眼可见的速度从“制程”滑向“系统”，而系统层面的竞争，恰恰是过去二十年半导体行业最不熟悉的那一种。

        先看行业规模。WSTS的预测是2026年全球半导体市场达到9750亿美元，同比增长26.3%，万亿美元的门槛大概率在这一年跨过去。但比总量更值得拆开看的是结构：IDC口径下，2026年全球AI基础设施支出约4500亿美元，其中推理算力占比首次超过70%。这意味着什么?训练时代拼的是单卡峰值算力和集群规模，推理时代拼的是每一瓦电、每一美元能稳定产出多少Token。衡量标尺从FLOPS转向Token per second per watt，不是术语翻新，而是采购逻辑变了——买家开始用运营成本倒推硬件选型，单颗芯片的PPA优势在TCO面前迅速贬值。

        顺着这条线往下，先进封装的数据就很好理解了。2.5D和3D IC封装(主要面向AI加速器)2026年市场规模约148亿美元，到2031年预计451亿美元，年复合增速32%。这个增速放在半导体任何一个细分赛道里都算激进，但它反映的并不是封装本身“升级了”，而是芯片性能的提升越来越依赖die与die之间的带宽和功耗预算，而不是晶体管密度。封装从后道工序变成设计前道的一部分，这是STCO从口号变成工程语言的第一个硬约束。

        第二个硬约束更直白：电。NVIDIA的机柜功率路线图从2020年的10kW级一路推到2028年的1000kW以上，800V直流架构被锁定为2027年之后的供电路径。但电的问题不只出在机柜内部。标准电力变压器的交货周期已经拉到128周，发电机升压变压器144周，部分订单排到4年。美国数据中心积压的电力需求达到307GW，按现有消化节奏需要大约15年。芯片设计端如果继续把供电当作“后端的事”，代价会落在系统交付节奏上——这不是靠一颗更好的GPU能追回来的。

        这两组数据叠在一起，STCO的必要性就不需要太多修辞了。用木桶来讲算力、存力、运力、电力四块板，短板决定系统上限，而且板与板之间热影响电、电影响信号。这个比喻本身不新鲜，新鲜的是它开始有产业行为来兑现。有业内人士给了一个很具体的数字：过去缺少系统级联合仿真，高速互连的阻抗和温升问题往往到整机测试才暴露，一次模具和设备修改的成本在3000万到5000万元人民币。这个量级的试错成本，足以让“先芯片后系统”的串行流程在经济上站不住脚。

        芯和给出的解题路径是两条腿：一条是用STCO把电、热、力、光的多物理场仿真往前压，在芯片和封装阶段就把机柜和板级的边界条件纳进来;另一条是用AI智能体去压缩设计迭代的次数。联想与芯和联合落地的EDA Agent 2.0案例里，LPDDR5X布局布线的迭代效率提升约5倍，人工操作减少约90%。在PCB建库和SERDES全链路仿真寻优上，公开数据是建库效率提升50%、仿真寻优效率提升80%以上。这些数字当然有厂商叙事的成分，但方向是清楚的：当设计空间从“一颗芯片的几百万个门”膨胀到“一个机柜的电-热-信号耦合”，人工试错在物理上已经没有足够的时间窗口了。

        不过，把STCO当作一个确定性的答案来接受，可能为时过早。系统级协同真正的阻力很少在工具层面，而在组织层面。芯片团队、封装团队、板级硬件团队、系统散热团队，在大多数公司里分属不同的预算线和考核周期，数据孤岛不是靠一个统一仿真平台就能自动消解的。芯和说自己“每月发布STCO客户落地案例”，覆盖PCIe 6.0、Chiplet、CPO等方向，说明需求真实存在。但案例的密度和深度，能否从点状合作变成产业链的默认工作流，是未来两三年比工具性能更值得盯的变量。

        回到那组开篇数据：9750亿美元的半导体市场里，AI相关芯片贡献了接近一半的营收，但AI芯片的销售占比不到0.2%。极致的价值集中，意味着极致的系统脆弱性——任何一块木板的错配，都会在如此高密度的价值堆叠中被放大。STCO在这个节点上被推到台前，与其说是EDA公司的战略选择，不如说是算力经济的成本结构在倒逼设计方法论迁移。工具已经先走了一步，接下来要看的是产业链的组织方式能不能跟上。

        《电鳗财经》将继续关注后续发展。

《电鳗快报》

（来源：电鳗财经）